課程(名稱.編號)簡索

領導藝術.綜合管理        人力資源.企業培訓        職務能力培訓系統班        銷售實戰.市場行銷        職場技能.個人成長        Office白領辦公達人        財經金融.投資理財        語言學習.出國留學        中國大陸證照培訓        資格考試.考証培訓        文化.生活.興趣.保健        生產管理.採購物流        移動開發        前端開發        後端開發        數據庫.服務器        網頁平面設計        雲計算.大數據        網絡營銷推廣        自然學科        工程技術學科

經濟管理學科

醫.藥.農.林學科

法律 學科

計算機工程學科

哲學.歷史學科

文學.藝術學科

教育社會學科

外語 學科

醫藥農林        哲學歷史        文學藝術        工程技術        基礎科學        經管法學

     課程主要講授複雜數字系統設計的知識，課程以美國Xilinx（賽靈思）公司的軟件和硬件為授課平台，採用Artix 7系列FPGA和Vivado 2018集成開發環境，詳細介紹了FPGA內部架構、Vivado集成開發環境、Verilog HDL語言規範、數字邏輯單元的Verilog HDL描述、複雜數字系統設計實現、FPGA調試原理和方法等知識。 

課程概述

     該課程是電子信息類專業的專業基礎課程，是一門使用「硬件」思維的課程，具有很強的理論性和實踐性。該課程以數字邏輯基本理論和基本電路為基礎，以美國Xilinx公司的軟件和硬件為載體，系統講授了基於現場可編程門陣列（field programmable gate array，FPGA）的複雜數字系統設計理論和設計方法。

隨著大數據、人工智能、雲計算和物聯網技術的發展，人類需要處理的數據量不斷增加，傳統基於CPU、GPU的處理方法遠遠不能滿足處理海量數據的要求，因此人們將目光越來越多的轉向了基於FPGA的硬件處理。FPGA本身具有配置靈活、高度並行處理和整體功耗低的特點，因此稱為未來解決大數據處理的重要硬件平台。

系統學習複雜數字系統設計理論和設計方法，將幫助你學習後續的單片機和嵌入式系統的課程，將極大地降低這些課程地學習難度，幫助你建立「軟件」和「硬件」之間的有機聯繫。

很多學生在學習FPGA的時候反映比較」吃力「，其實並不是FPGA本身難學，而是你在學習先導課程數字電路/數字邏輯的時候，沒有理解數字世界的本質特點，因此在本課程開始部分，重新系統講解了相關知識，使得你真正理解數字世界的本質。當你理解這些本質時，你會發現學習FPGA真的沒有你想像的那麼吃力。

這門課程得到Xilinx大學計劃的支持和幫助，它們提供了很多教學素材、軟件的授權和硬件的支持，使得這門課程的內容可以比較全面的反映出目前基於FPGA複雜數字系統的最新發展潮流。



授課目標

通過該課程內容的學習，學生不但掌握在Vivado集成開發環境下通過使用Verilog HDL語言在FPGA內構建複雜數字系統的能力，並且進一步加深對先修課程數字邏輯/數字電子技術知識點的理解，為學生學習計算機硬件課程打下堅實的基礎。



課程大綱


第1章 數字邏輯基礎

本部分介紹數字邏輯的基礎理論知識，主要包括開關電路、基本邏輯門電路的分析、邏輯代數理論、邏輯表達式的化簡、毛刺消除、碼制轉換等內容。通過Multisim的Spice仿真工具提供的仿真功能，使學生掌握數字邏輯理論和開關電路的本質聯繫，此外更重要的是使學生掌握晶體管邏輯電路的傳輸特性，這些知識在學習FPGA時特別重要。

第01講 1.0 數字邏輯發展史 → 00:21:11
第02講 1.1 Spice仿真介紹和操作 → 00:30:58
第03講 1.2 開關係統 → 00:29:11
第04講 1.3 半導體數字集成電路 → 00:08:12
第05講 1.4.1 基本邏輯門電路分析(1) → 00:40:47
第06講 1.4.2 基本邏輯門電路分析(2) → 00:30:18
第07講 1.5-6 邏輯代數理論和表達式的化簡 → 00:46:43
第08講 1.7 毛刺產生和消除 → 00:08:27
第09講 1.8 數字碼製表示和轉換 → 00:06:31



第2章 數字邏輯電路

通過系統分析數字邏輯中的組合邏輯電路和時序邏輯電路的結構和所實現的功能，使得學生能掌握組合邏輯電路和時序邏輯電路的本質特點和區別。在本章中，還重點詳細介紹了有限自動狀態機的原理和實現本質，不同存儲器的結構和特點。這一章最重要的內容是有限自動狀態機，因為這是數字邏輯電路最精華的部分，直接影響學生對複雜數字系統中有限自動狀態機實現方法的理解。

第10講 2.1.1 組合邏輯電路(1) → 00:42:34
第11講 2.1.2 組合邏輯電路(2) → 00:44:44
第12講 2.1.3 組合邏輯電路(3) → 00:12:34
第13講 2.2 時序邏輯電路 → 00:42:56
第14講 2.3 有限自動狀態機 → 00:44:34
第15講 2.4 存儲器類型和原理 → 00:27:03


第3章 可編程邏輯器件工藝和結構

本節通過對傳統不同可編程邏輯器件工藝的原理介紹，深度揭示可編程邏輯器件的實現本質。特別的，通過對FPGA內部結構進行詳細介紹，使學生能初步掌握FPGA內部結構，這對學生後續學習和掌握Verilog HDL語言有很大的幫助。

第16講 3.1 可編程邏輯器件發展歷史 → 00:44:20
第17講 3.2 可編程邏輯器件工藝 → 00:11:34
第18講 3.3 簡單可編程邏輯器件結構 → 00:08:08
第19講 3.4 CPLD原理及結構 → 00:01:59
第20講 3.5.1 FPGA原理及結構(1) → 00:46:11
第21講 3.5.2 FPGA原理及結構(2) → 00:39:23


第4章 Vivado集成開發環境Verilog HDL設計流程

通過在Vivado集成開發環境中講解使用Verilog HDL描述一個簡單邏輯電路的設計過程，使學生初步掌握Vivado集成開發環境的基本設計流程，以及通過軟件直觀再現HDL和底層數字邏輯電路之間的關係。

第22講 4.1 Vivado集成開發環境介紹 → 00:16:55
第23講 4.2-4.3 創建新工程和添加Verilog HDL設計文件 → 00:20:39
第24講 4.4-4.5 詳細描述和行為級仿真 → 00:21:18
第25講 4.6-4.7 設計綜合和設計約束 → 00:22:37
第26講 4.8-4.9 設計實現和時序仿真 → 00:14:25
第27講 4.10 生成比特流和下載設計 → 00:20:49


第5章 Verilog HDL語言規範

本章系統介紹Verilog HDL的語法和此法，使學生初步掌握Verilog HDL的風格，以及關鍵的語法難點。在學習這章內容時為了降低語言的抽像度，增加了Vivado綜合電路結構的演示，使學生進一步建立HDL和底層硬件之間的聯繫，這對後續設計複雜數字系統非常有幫助。

第28講 5.1 Verilog HDL的發展 → 00:37:44
第29講 5.2 Verilog HDL程序結構 → 00:31:31
第30講 5.3 Verilog HDL描述方式 → 00:25:07
第31講 5.4 Verilog HDL語言要素 → 00:25:09
第32講 5.5 Verilog HDL數據類型 → 00:43:40
第33講 5.6 Verilog HDL表達式 → 00:41:47
第34講 5.7 Verilog HDL分配 → 00:09:08
第35講 5.8 Verilog HDL門級和開關級描述 → 00:12:34
第36講 5.9 Verilog HDL行為描述語句 → 00:18:42
第37講 5.10 Verilog HDL任務和函數 → 00:13:30
第38講 5.11 Verilog HDL層次化結構 → 00:40:04
第39講 5.12 Verilog HDL系統任務和函數 → 00:19:11


第6章 基本邏輯單元Verilog HDL描述

介紹使用Verilog HDL語言描述基本邏輯單元的方法，使學生規範掌握正確描述組合邏輯和時序邏輯，以及複雜有限自動狀態機的方法。

第40講 6.1 組合邏輯電路Verilog HDL描述 → 00:39:00
第41講 6.2 數據運算操作Verilog HDL描述 → 00:27:26
第42講 6.3 時序邏輯電路Verilog HDL描述 → 00:13:21
第43講 6.4 存儲器Verilog HDL描述 → 00:06:54
第44講 6.5 有限自動狀態機Verilog HDL描述 → 00:26:40


第7章 複雜數字系統設計-硬件實驗題講解

通過學生講解複雜數字系統的設計過程和設計結果的演示，幫助學生初步掌握複雜數字系統設計的方法

第45講 7.1.1 夢幻呼吸燈的設計和演示學生講解 - 演示 → 00:00:28
第46講 7.1.2 夢幻呼吸燈的設計和演示學生講解 - 設計原理講解1 → 00:00:45
第47講 7.1.3 夢幻呼吸燈的設計和演示學生講解 - 設計原理講解2 → 00:10:00
第48講 7.2.1 七段數碼管的驅動和演示學生講解 - 效果演示 → 00:02:23
第49講 7.2.2 七段數碼管的驅動和演示學生講解 - 設計原理介紹 → 00:06:43
第50講 7.3.1 七段數碼管上貪吃蛇的實現和演示學生講解 → 00:07:13